Верификация схемы

На уровне регистровых передач выполняют синтез и верификацию схем операционных и управляющих блоков, получают функциональные схемы СБИС. [c.128]

При большой степени детализации маршруты представляются состоящими из проектных процедур, например для БИС имеем разработку алгоритма функционирования, абстрактный синтез конечного автомата, структурный синтез функциональной схемы, верификацию проектных решений функционально-логического проектирования, разбиение функциональной схемы, ее покрытие функциональными ячейками заданного базиса, размещение, трассировку, контроль соблюдения проектных норм и соответствия электрической и топологической схем, расслоение общего вида топологии, получение управляющей информации для фотонаборных установок. Возможна еще большая детализация маршрута с представлением проектных процедур совокупностями проектных операций, например структурный синтез функциональной схемы БИС можно разложить на следующие операции поиск эквивалентных состояний конечного автомата, реализацию памяти, кодирование состояний, определение функций выхода и возбуждения элементов памяти, синтез комбинационной части схемы. [c.357]

Оптимизация и верификация логических схем. [c.129]

Верификация динамических параметров схемы с учетом задержек в проведенных межсоединениях. [c.129]

Для проверки работоспособности и оценки параметров синтезированных схем применяют процедуры анализа (верификации) функциональных и логических схем. Чаще всего их верифицируют с помощью программ моделирования, ориентированных на уровни системный, RTL или вентильный. В итерационном цикле проектирования моделирование должно осуществляться многократно сначала оно выполняется с сугубо ориентировочными значениями задержек, затем после этапа топологического проектирования повторяется уже с учетом уточненных задержек, обусловленных паразитными параметрами межсоединений. [c.131]

Еще более высокое быстродействие верификации можно получить в системах эмуляции логики, в которых по исходному описанию схемы на уровнях вентильном или RTL происходит ее параллельная эмуляция на аппаратных ускорителях. [c.132]

Другое направление сокращения времени на проверку корректности решений, принимаемых при функционально-логическом проектировании, связано с методами формальной верификации. В этих методах вместо многократного моделирования схемы при различных тестовых воздействиях выполняют сопоставление проект- [c.132]

Метод формальной верификации - метод верификации, в соответствии с которым вместо многократного моделирования схемы при различных тестовых воздействиях выполняют сопоставление проектного решения с некоторым эталоном [c.312]

К процедурам конструкторского проектирования относят планирование кристалла, размещение компонентов и трассировку соединений. Расчет задержек в соединениях и их использование в процедуре верификации позволяет уточнить параметры быстродействия схемы. Результаты конструкторского проектирования передаются на этап синтеза файлов с управляющей информацией для генераторов изображений. [c.225]

Другое направление сокращения времени на проверку корректности решений, принимаемых при функционально-логическом проектировании, связано с методами формальной верификации. В этих методах вместо многократного моделирования схемы при различных тестовых воздействиях выполняют сопоставление проектного решения с некоторым эталоном методами, развиваемыми в теории дедуктивных систем. [c.227]

Одной из самых серьезных в области обработки данных является проблема надежности. Ей посвящены многие исследования, связанные с тестированием, верификацией и проверкой правильности программ. Следует подчеркнуть, что тестирование и верификация - это два разных подхода к решению проблемы надежности. Верификация представляет собой способ доказательства, основанный на использовании формальных логических систем. В свою очередь, тестирование базируется на тезисе о невозможности определить понятие правильность , относительности данного понятия и предусматривает следующую схему процесса постановка задачи для теста - проектирование и написание тестов -тестирование тестов - выполнение тестов - изучение результатов тестирования [6,46]. [c.207]

Если 2, Q, Уэт и Упр —векторы дискретных величин (в частности, элементами векторов Уэт и Удр могут быть булевы переменные), то положительный результат верификации будет при совпадении значений векторов Уэт и Упр во всех точках дискретного пространства переменных 2 и Q. Такая ситуация характерна для верификации логических схем. Однако в практических задачах количество точек пространства (2, О) слишком велико, поэтому актуально сокращение числа испытаний при верификации. Эта проблема связана с подбором подходящих тестовых входных воздействий для обнаружения несоответствий в моделях Мпр и Мэт и по своему характеру близка к задачам, решаемым в технической диагностике. [c.14]

Примеры маршрутов проектирования. Рассмотрим типичный маршрут проектирования ЭВМ на БИС. Проектирование начинается с разработки алгоритмов, реализуемых аппаратной частью ЭВМ. Алгоритмы записываются на одном из языков описания регистровых структур или микропрограмм. Модель ЭВМ, полученная на уровне регистровых передач, отрабатывается с помощью предлагаемых разработчиком тестов. Далее последовательно выполняются процедуры преобразования алгоритмического описания в функциональную схему, в которой элементами являются функциональные узлы, и покрытия этой схемы функциональными ячейками избранной топологии. Функционально-логическое проектирование завершается выполнением логической верификации, во время которой проверяется соответствие полученной схемы из функциональных ячеек исходному алгоритму функционирования. Обнаруженные ошибки устраняются путем возврата и повторного выполнения предыдущих процедур. [c.16]

Основные задачи функционально-логического проектирования цифровой аппаратуры разработка алгоритмов, реализующих воплощаемые в аппаратуре функции, синтез и верификация функциональных и принципиальных схем, контролирующих и диагностических тестов. [c.99]

Проектирование функциональных схем ЭВМ включает процедуры синтеза и верификации проектных решений. Исходными данными для синтеза являются алгоритм функционирования или укрупненное описание структуры на языке регистровых передач. Результат синтеза — функциональные или принципиальные схемы устройств, построенные в заданном элементном базисе. Трудности формализации синтеза усугубляются высокими размерностями задач, характерными для проектирования ЭВМ на БИС и СБИС. Трудности удается преодолеть в условиях принятия определенных допущений и правил проектирования, повышающих степень регулярности структуры и основанных на применении типовых схемных [c.99]

Логический уровень характеризуется использованием полных моделей, составляемых из моделей отдельных логических элементов (триггеров, элементов И — НЕ, ИЛИ — НЕ). Эти модели могут отражать выполнение логических функций с учетом (или без учета) временных задержек. Основные задачи, решаемые с помощью моделей этого уровня, — верификация функциональных и принципиальных схем дискретных устройств, анализ контролирующих и диагностических тестов. [c.102]

Функциональные тесты разрабатываются исходя из представлений разработчика о правильности функционирования объекта. Такими тестами чаще всего пользуются разработчики функциональных схем для их верификации. [c.110]

Асинхронные модели можно использовать для верификации асинхронных и синхронных схем. Эти модели состоят из моделей логических элементов, в которых учитываются задержки сигналов, и выражаются системами уравнений (2.4). [c.117]

Синхронная модель для верификации синхронной схемы представляет собой систему логических уравнений с неявным вхождением в нее неизвестного вектора V [c.120]

Ошибки схемотехнического характера связаны с неадекватностью параметров электронных компонентов и паразитными эффектами. Паразитные элементы распознаются путем выявления определенных сочетаний конфигураций в разных слоях топологии БИС и анализа их взаимного расположения (перекрытий на заданную величину, вложений и т. п.). После установления соответствия исходной электрической схемы схеме, восстановленной по топологии БИС, рассчитываются параметры компонентов электрической схемы и паразитные элементы. Параметры компонентов рассчитываются по известной конфигурации (форма и взаимное расположение областей эмиттера, базы и коллектора) и геометрии (размеры активных областей) каждого компонента. 11а-раметры паразитных емкостей рассчитываются по известной площади и периметру областей, а также по площади перекрытия областей для каждой емкости. Полученные данные передаются в подсистему схемотехнического проектирования для окончательного анализа и верификации электрической схемы БИС. [c.220]

Экспериментальные исследования свойств веществ, входящих в состав физической схемы заряда, создавали фундамент для верификации физических представлений о процессах, происходящих в заряде на газодинамической стадии его работы. [c.78]

Представлены возможности системы P- AD 2004 при проектировании печатных плат. Описаны основные приемы проектирования печатных плат настройка схемного редактора, создание форматок и символов компонентов, ввод многолистовых схем, верификация и распечатка схем, передача данных из схе.много редактора в редактор печатных плат. Рассматриваются различные инструменты ручной и интерактивной трассировки, задания и проверки конструкторско-технологических норм, распечатки чертежей печатных плат. Большое внимание уделено ведению библиотек и созданию разнообразных компонентов, в том числе многосекционных с однородными и неоднородными секциями, общими и сдвоенными выводами, компонентов, имеющих несколько посадочных мест. Рассматриваются методики поиска компонентов в библиотеках по заданным критериям, добавления и редактирования текстовых атрибутов компонентов, способы конвертации библиотек, созданных в предьщущих версиях системы. [c.546]

Оригинальная технология проектирования СБИС реализована фирмой Mentor Graphi s в программе Таи. Особенностью технологии является временная верификация схем с учетом задержек как в элементах, так и в межсоединениях схем, причем до вьшолнения операций трассировки, что может заметно снизить продолжительность проектирования. Достигается это предварительным распределением задержек между блоками и ячейками и вьшолнением последующего топологического проектирования, исходя из уже заданных временных ограничений. [c.139]

Основной способ верификации схем при функционально-логическом проектировании — моделирование процессов в схеме при подаче на ее входы специальных тестовых воздействий. Для полного контроля работоспособности комбинационной схемы нужно выполнить столько вариантов моделирования, сколько различных комбинаций сигналов может появиться на ее входах. В последовательностной схеме проявление каждого входного воздействия зависит от состояния, в котором схема находилась перед возбуждением, т. е. от состояния ее элементов памяти. Если в схеме имеется п входов и пг элементов памяти, то оценкой числа вариантов моделирования оказывается значение 2"+ . Практическая реализация такого большого числа вариантов невозможна, необходимо уметь создавать тесты существенно меньшей длины и обеспечивающие достаточную полноту контроля. Важность проблемы тестирования обусловлена тем, что тесты нужны не только для верификации при проектировании схем, но и для контроля продукции в процессе производства. [c.100]

Кнопка Filename позволяет выбрать файл, в который записывается отчет о проверке. Расширение файла отчета о верификации схемы — егс. [c.73]

В маршрутах проектирования БИС и СБИС к числу основных проектных процедур относятся верификация логических и функциональных схем, синтез и анализ тестов. В этих процедурах требуется многократное выполнение моделирования логических схем. Однако высокая размерность задач логического моделирования (СБИС насчитывают.десятки—сотни тысяч вентилей) существенно ограничивает возможности многовариантного анализа. Так, современные программы анализа логических схем на универсальных ЭВМ могут обеспечить скорость моделирования приблизительно 10 вентилей в секунду (т. е. на анализ реакции схемы из 10 вентилей на один набор входных воздействий затрачивается 1 с машинного времени), что значительно ниже требуемого уровня. Преодоление затруднений, обусловливаемых чрезмерной трудоемкостью вычислений, происходит в двух направлениях. Первое из них основано на использовании общих положений блочно-иерархического подхода и выражается в переходе к представлениям подуровня регистровых передач, рассмотренным в 4.7. Второе направление основано на применении специализированных вычислительных средств логического моделирования, называемых спецпроцессорами или машинами логического моделирования (МЛМ), Важно отметить, что появление СБИС не только порождает потребности в таких спецпроцессорах, но и обусловливает возможности их создания с приемлемыми затратами. Разработанные к настоящему времени МЛМ функционируют совместно с универсальными ЭВМ и обеспечивают скорость моделирования 10 —10 вентилей в секунду. [c.254]

Как отмечено в гл. 1, синтез подразделяют на параметрический и структурный. Проектирование начинается со структурного синтеза, при котором генерируется принципиальное решение. Таким решением может быть облик будущего летательного аппарата, или физический принцип действия датчика, или одна из типовых конструкций двигателя, или функциональная схема микропроцессора. Но эти конструкции и схемы выбирают в параметрическом виде, т. е. без указания числовых значений параметров элементов. Поэтому, прежде чем приступить к верификации проектного решения, нужно задать или рассчитать значения этих параметров, т. е. выполнить параметрический синтез. Примерами результатов параметрического синтеза могут служить геометрические размеры деталей в механическом узле или в оптическом приборе, параметры электрорадиоэлементов в электронной схеме, параметры режимов резания в технологической операции и т. п. [c.153]

Верификация принимаемых расчетных схем элементов констругадай, их конечно-элементной идеализации, а также методов и программ расчета осуществляется с использованием классических аналитических задач, имеющих точное решение, и результатов тен-зометрирования элементов конструкций, проведенных ранее или спехщальйо для верификации. [c.399]

В дополнение к результатам интерферометрического исследования фазовой структуры применялся численный метод восстановления фазы 48] пучка в фокальной плоскости первой Фурье-лиизы распределение фазы восстанавливалось по результатам измерения распределения интенсивности во входной м выходной плоскостях, соответственно, фурье-линзы Ь2, в ходе 30 итераций процедуры [48]. Схема экспериментальной установки для получения двух распределений приведена на рис. 6.35. После 30 итераций, среднеквадратичное отклонение экспериментально полученного амплитудного распределения от его оценки на последней итерации составляло менее 17%. Восстановленное фазовое распределение во входной плоскости фурье-линзы представлено на рис. 6.42. Фазовый сдвиг между половинками моды составляет около 0,85 Я, что согласуется с результатами интерферометрии и теоретической оценкой тт. Таким образом, устойчивость амплитудно-фазовой структуры гауссовых мод к фурье-нреобразованию позволяет использовать итеративную процедуру 48], основанную на вычислении прямого и обратного преобразований Фурье, для верификации результатов интерферометрического исследования фазовой структуры сформированного модового пучка (см. рис. 6.39, 6.41, 6.42). [c.448]

Далее выполняются процедуры конструкторского проектирования. Сначала функциональная схема разрезается на части, соответствующие определенным конструктивам. Затем выполняются процедуры размещения и трассировки. Функциональные ячейк 1 размещаются в кристаллах БИС, корпуса БИС — на печатных плаг тах типовых элементов замены, сами ТЭЗ — в блоках. Конструир4 вание блоков, ТЭЗ и БИС может осуществляться параллельнс . Процедуры конструкторского проектирования являются процедуран ми синтеза, поэтому после их выполнения требуется верификаций для установления соответствия между топологической и принципиальной электрической схемами, контроль задержек с учетом конструктивных параметров и т. п. [c.16]

Verifi ation — верификация (проверка правильности) выполнения принципиальной схемы и технологических норм при разработке печатной платы. [c.639]

Верификация проекта - это основная операция, предназначенная для проверки правильности выполнения физических (или электрических) и логических соединений в разработанной схеме. В редакторе принципиальных схем имеется возможность проводить проверку правильности электрических соединений в процессе генерации отчетов при запуске модуля проверки Ele tri al Rule he k (ER ).. [c.67]

Энциклопедия по машиностроению XXL

Оборудование, материаловедение, механика и ...