Верификация блоков

Верификация блоков интеллектуальной собственности [c.259]

Помочь в решении этой проблемы может верификация блоков интеллектуальной собственности (верификация IP). Идея состоит в том, что устройство, которое на этапе верификации называют проверяемым устройством, обычно взаимодействует с окружающим миром, используя стандартные интерфейсы и протоколы. Кроме того, проверяемое устройство обычно общается с микропроцессорами, арбитрами, контроллерами, периферийными устройствами и т. д. [c.259]

На уровне регистровых передач выполняют синтез и верификацию схем операционных и управляющих блоков, получают функциональные схемы СБИС. [c.128]

Проверка функционирования конструкции на соответствие требуемому алгоритму работы, т. е. функциональная проверка, обычно выполнялась группой инженеров, которые сидели за столом и проверяли схему, приговаривая Да, вроде все правильно . Аналогично, верификация временных параметров, т. е. проверка на соответствие задержки сигнала от входов до выходов устройства и на внутренних блоках требуемым значениям, а также проверка на отсутствие нарушения временных ограничений, таких как время готовности и время занятости устройства, которые могут быть вызваны нарушением работы одного из внутренних регистров, выполнялась с помощью карандаша и листа бумаги. При этом в распоряжении самых удачливых были механические или электромеханические калькуляторы. [c.120]

С появлением первых ПЛИС в 1984 году по вполне естественным причинам их технологии проектирования были основаны на существующих схематических подходах проектирования заказных микросхем. Несомненно, сходство первых этапов проектирования заключалось в том, что программный блок описания схемотехнических изображений использовался для представления устройства в виде набора простейших логических вентилей и функций, а также для создания соответствующей таблицы соединений. Как и раньше, эта таблица использовалась системой моделирования для функциональной верификации устройства. [c.128]

Возможно и другое решение, которое заключается в том, что крупные поставщики ПЛИС обычно предлагают генераторы ядер интеллектуальной собственности (IP). В данном контексте понятие ядро обозначает блоки, которые выполняют специфичные логические функции этот термин не относится к микропроцессорным или ЦСП ядрам. В некоторых случаях эти генераторы ядер могут быть интегрированы в среду системного (алгоритмического) уровня проектирования. Это значит, что можно создать устройство, состоящее из этих блоков в среде системного (алгоритмического) уровня проектирования, определить все параметры этих блоков и произвести системную (алгоритмическую) проверку (верификацию). [c.195]

В некоторых случаях разработчики устройств на основе ПЛИС могут купить блоки интеллектуальной собственности в виде блоков незашифрованного исходного кода уровня регистровых передач (исходного RTL-кода). Эти блоки впоследствии могут быть интегрированы в RTL-код разрабатываемого устройства (Рис. 17.1, а). Перед тем как продать исходные коды своих блоков IP поставщик IP производит их моделирование, синтез и верификацию. [c.232]

Разумеется, утверждения и свойства могут быть связаны с устройством на любом уровне, т. е. могут относиться к отдельным блокам, к нескольким соединённым по какому-либо интерфейсу блокам или ко всей системе. Эта особенность предусматривает важную процедуру, которая называется повторная верификация. До появления формальной верификации повторная верификация использовалась довольно редко. Например, при продаже ядро 1Р обычно снабжается соответствующими средствами тестирования, которые анализируют сигналы ввода/вывода непосредственно на его входах и выходах. Эти средства позволяют проверять отдельное ядро, но как только ядро будет интегрировано в устройство, поставляемые с ним средства тестирования становятся бесполезными. [c.264]

В качестве решения проблемы можно применить верификацию блоков IP в форме функциональных моделей шины ФМШ, или BFM (bus fun tional model), для представления процессоров и блоков ввода/вывода, формирующих тестируемую систему (Рис. 19.15) [c.260]

Оригинальная технология проектирования СБИС реализована фирмой Mentor Graphi s в программе Таи. Особенностью технологии является временная верификация схем с учетом задержек как в элементах, так и в межсоединениях схем, причем до вьшолнения операций трассировки, что может заметно снизить продолжительность проектирования. Достигается это предварительным распределением задержек между блоками и ячейками и вьшолнением последующего топологического проектирования, исходя из уже заданных временных ограничений. [c.139]

Типовая процедура ВЕРИФ, осуществляющая верификацию, содержит блок (подпрограмму) моделирования текстовой последовательности ТЕСТ, подпро1 рамму обработки результатов и обеспечения точности сравниваемых характеристик исследуемого и эталонного алгоритмов ОБТОЧН. [c.508]

Далее выполняются процедуры конструкторского проектирования. Сначала функциональная схема разрезается на части, соответствующие определенным конструктивам. Затем выполняются процедуры размещения и трассировки. Функциональные ячейк 1 размещаются в кристаллах БИС, корпуса БИС — на печатных плаг тах типовых элементов замены, сами ТЭЗ — в блоках. Конструир4 вание блоков, ТЭЗ и БИС может осуществляться параллельнс . Процедуры конструкторского проектирования являются процедуран ми синтеза, поэтому после их выполнения требуется верификаций для установления соответствия между топологической и принципиальной электрической схемами, контроль задержек с учетом конструктивных параметров и т. п. [c.16]

Снова повторюсь, поставщики блоков IP также могут предоставлять своим пользователям откомпилированные потактные С/С++ модели, используемые для функциональной верификации, так как их моделирование будет выполняться намного быстрее, чем аналогов, выполненных на уровне таблиц соединений КЛБ/таблиц соответствия. [c.234]

Энциклопедия по машиностроению XXL

Оборудование, материаловедение, механика и ...