Система моделирования Verilog

Главным преимуществом этого языка являлось то, что он изначально создавался как для обеспечения моделирования, так и для обеспечения синтеза. Окружение UDL/I включало в себя системы моделирования и синтеза, к тому же он распространялся бесплатно (в том числе и с исходными кодами). Однако когда UDL/I вышел в свет, языки Verilog и VHDL уже стали настолько популярными, что UDL/I не вызвал особого интереса у инженеров за пределами Японии. [c.148]

В случае использования HDL-методов проектирования, рассмотренных в гл. 9, представление алгоритмов с языка / ++ может быть экспортировано в RTL-код языка VHDL/Verilog. При этом код языка / ++ обычно продолжают использовать в качестве золотой модели, которая может быть связана с системой моделирования RTL и работать параллельно с RTL-моделью. Результаты работы обеих моделей затем сравниваются для того, чтобы гарантировать их функциональную эквивалентность. [c.171]

При разработке представления схемы с помощью одной из рассмотренных здесь версий языка / ++ довольно часто на этом же языке создаются и наборы тестов. Эти тесты, как правило, используют языковые конструкции, которые не понятны многим низкоуровневым средствам, таким как преобразователь кода из / ++ в RTL. В этом случае, как и раньше, придётся вручную переносить тестовые воздействия из / ++ в VHDL/Verilog, с тем чтобы запустить их на системе моделирования RTL. Одним из преимуществ смешанных систем проектирования и тестирования заключается в том, что можно использовать тестовые воздействия языка / ++ при работе средств моделирования на уровнях абстракции RTL и вентилей. Не исключено, что кое-что придётся подкорректировать, но это всё же намного легче, чем начинать всё с нуля. [c.181]

Но состояния О, , XwZ — только верхушка айсберга. Более продвинутые логические системы моделирования могут связывать различные воздействия с выходами разных логических элементов. Они могут также содержать средства разрешения и описания ситуаций, в которых несколько логических элементов управляются одним и тем же проводником с различными логическими значениями разных воздействий. Ну, разумеется, исключительно ради разнообразия, языки VHDL и Verilog работают с такими ситуациями по-разному [c.245]

Другая методика подразумевала наличие двух систем моделирования — для языка VHDL и для Verilog и предполагала совместное моделирование двух подсистем с помощью двуядерной системы. В этом случае производительность моделирования, к сожалению, находилась на низком уровне, так как одна из подсистем останавливалась, дожидаясь, пока другая закончит свою работу Поэтому и этот метод редко используется в наши дни. [c.246]

Подкласс средств синтеза — языки описания аппаратных средств (HDL), такие как Verilog, который изначально разрабатывался совместно со средствами моделирования, а средства синтеза при этом находились в стороне. Причина этого заключалясь в том, что системы логического моделирования работали с высокоуровневыми описаниями устройств, а ранние средства синтеза воспринимали только представления, которые находились не выше уровня регистровых передач (RTL). Поэтому инженеры были вынуждены работать с подклассом средств синтеза используемого ими языка. См. также HDL и RTL. [c.389]

Энциклопедия по машиностроению XXL

Оборудование, материаловедение, механика и ...