ПОИСК Статьи Чертежи Таблицы Влияние изменения нескольких сигналов на задержку вывод-вывод из "Проектирование на ПЛИС архитектура, средства и методы " До этого времени мы с вами рассматривали случаи, в которых выходной сигнал изменял своё значение при изменении на входе только одного сигнала. Очевидно, что картина усложнится при анализе ситуаций, когда выходной сигнал формируется при изменении нескольких входных сигналов. Например, рассмотрим 2-входовый логический элемент ИЛИ (Рис. Б.20). [c.358] Для простоты примера, предположим, что оба входных сигнала на выводах аиЬ полностью одинаковы, так же как одинаковы для этих входов пороги срабатывания и задержки вывод-вывод. [c.358] Сначала рассмотрим случай, когда на одном из входов (к примеру, на а) меняется сигнал и тем самым вызывает изменение выходного сигнала (Рис. Б.20, а). В результате такого воздействия значение задержки будет соответствовать тому, которое обычно приводится в справочниках для рассматриваемой микросхемы. Однако если подать сигналы одновременно на оба входа, то значение задержки вывод-вывод может уменьшиться примерно до 50 процентов от значения, приведённого в справочнике. [c.358] Вернуться к основной статье