ПОИСК Статьи Чертежи Таблицы Процедуры проектирования СБИС из "Информационная поддержка наукоемких изделий. CALS-технологии " К настоящему времени различными фирмами создано большое число программ E AD, различающихся типами выполняемых проектных процедур и ориентацией на те или иные разновидности радиоэлектронных изделий. Динамичное развитие радиоэлектроники предъявляет все более жесткие требования к САПР по эффективности и разносторонности вьшолняемых функций. В результате процесс обновления состава программного обеспечения в САПР происходит весьма динамично. [c.126] После получения результатов схемного проектирования приступают к конструкторско-технологическому проектированию, синтезу тестов и окончательной верификации принятых проектных решений. Укрупненная типичная последовательность проектных процедур на маршруте проектирования СБИС показана на рис. 1.87. [c.127] На уровне регистровых передач выполняют синтез и верификацию схем операционных и управляющих блоков, получают функциональные схемы СБИС. [c.128] На логическом уровне, иначе называемом вентильным (gate level), преобразуют RTL-спецификации в схемы вентильного уровня с помощью программ - компиляторов логики здесь используются библиотеки логических элементов И, ИЛИ, И-НЕ и т.п. [c.128] Обычно учет физических характеристик, таких, как задержки в элементах и их соединениях, осуществляют на заключительных этапах. Если быстродействие схемы оказывается неудовлетворительным, приходится выполнять дополнительные витки в итерационном цикле проектирования, что заметно удлиняет сроки разработки. Чтобы избежать этого, стараются учитывать физические характеристики (в основном это задержки) на возможно более ранних этапах нисходящего проектирования. В частности, такой учет возможен при планировании кристалла (floorplanning) уже на системном уровне. Он заключается в определении ориентировочного взаимного расположения блоков структурной схемы на кристалле (при многокристальном исполнении блоки предварительно распределяются между кристаллами) и внешних выводов блоков. Это позволяет приблизительно оценить длины связей и, следовательно, задержки в передаче данных уже в самом начале разработки. [c.129] В современных системах структурного синтеза на функционально-логическом уровне стремятся получить не просто работоспособное решение, но решение с оптимальным компромиссным удовлетворением требований к площади кристалла, быстродействию, рассеиваемой мощности, а в ряде случаев и к тестируемости схемы [11]. [c.130] Для проверки работоспособности и оценки параметров синтезированных схем применяют процедуры анализа (верификации) функциональных и логических схем. Чаще всего их верифицируют с помощью программ моделирования, ориентированных на уровни системный, RTL или вентильный. В итерационном цикле проектирования моделирование должно осуществляться многократно сначала оно выполняется с сугубо ориентировочными значениями задержек, затем после этапа топологического проектирования повторяется уже с учетом уточненных задержек, обусловленных паразитными параметрами межсоединений. [c.131] Следует отметить, что в СБИС проводники имеют малые площади поперечных сечений и, следовательно, увеличенное сопротивление, это приводит к тому, что по мере уменьшения проектных норм начинают доминировать задержки в межсоединениях (например, 60...70 % общей задержки в схеме в случае 0,5 мкм технологии и 80...90 % в случае 0,25 мкм технологии приходится на межсоединения). Эти задержки имеют заметный разброс и существенно влияют на быстродействие схемы. Поэтому во многих программах логического моделирования имеются модели проводников, с их помощью рассчитываются задержки в зависимости от результатов трассировки. [c.132] Чтобы определить значения параметров схемы, полученные после топологического проектирования, используют специальные программы уточнения задержек (экстракция параметров). Для этих целей возможно применение и программ схемотехнического моделирования. [c.132] Наряду с асинхронным находит применение синхронное моделирование, быстродействие которого на один-два порядка вьппе, чем у событийного временного анализа [13]. Синхронное моделирование отличается тем, что на каждом такте синхросигналов определяется установившееся состояние схемы, а переходные процессы не рассматриваются. При этом обычно используется двузначная логика, реже четырехзначная. [c.132] Вернуться к основной статье